
Aiteran 1880-luvun puolivälissä esittämät poistuvat ohjelmoitavat logiikkalaitteet (EPLDS) mullisti ohjelmoitavan logiikan korkealla integraatiotiheydellä ja joustavuudellaan, ylittäen samanlaisten laitteiden, kuten geneerisen taulukon logiikan (GAL), ominaisuudet.EPLDS mahdollistaa laajemman logiikkafunktioiden valikoiman yhdessä sirussa, mikä tekee niistä monipuolisia ja tehokkaita erilaisille sovelluksille.Niiden uudelleenohjelmoitavuus mahdollistaa mallejen mukauttamisen korvaamatta laitteistoa, avain etu teollisuudenaloilla, kuten televiestintä ja auto, jossa tarvitaan nopeaa prototyyppiä.EPLDS: n kompakti suunnittelu ja pieni virrankulutus tekevät niistä ihanteellisia sulautettuihin järjestelmiin ja kannettaviin laitteisiin korostaen niiden teknisiä ja käytännöllisiä etuja nykyaikaisessa digitaalisen logiikan suunnittelussa.
Ohjelmoitavan logiikkalaitteen (PLD) suunnittelu sisältää useita vaiheita toiminnallisen ja tehokkaan suunnittelun luomiseksi.
Prosessi alkaa Piiriogiikkatoimintojen määritteleminen.Tämä voidaan tehdä käyttämällä joko kaaviota tai laitteistokuvauskieliä (HDLS).Kaaviokaaviot tarjoavat suoraviivaisen tavan visualisoida logiikkapiirit, mutta ovat vähemmän tehokkaita monimutkaisten mallien käsittelemiseen.Sitä vastoin HDL: t tarjoavat tiiviimmän ja joustavamman tavan kuvata logiikkatoimintoja, mikä tekee niistä suositun valinnan nykyaikaisissa PLD -malleissa.
Seuraavaksi suunnittelijat valitsevat sopivan HDL heidän projektilleen.Suosittuja vaihtoehtoja ovat Abel, VHDL ja Verilog.Abel on ihanteellinen yksinkertaisemmille malleille, kuten laskureille tai koodereille, koska se käyttää Boolen yhtälöitä ja totuustaulukoja.VHDL on jäsenneltympi ja erinomaisempi monimutkaisen logiikan käsittelyssä, joten se sopii monimutkaisiin projekteihin.Verilog on kompakti, C-kaltainen syntaksi, on loistava sekä logiikan suunnittelulle että simulaatiolle, mikä tekee siitä monipuolisen vaihtoehdon edistyneille sovelluksille.HDL: n valinta riippuu projektin monimutkaisuudesta ja erityisvaatimuksista.
Kun logiikkatoiminnot on määritelty, seuraava vaihe on ohjelmointi ja simulointi.Erikoistuneet ohjelmistot kokoaa kuvattu logiikka ja muuntaa sen boolen lausekkeiksi, jotka sitten tallennetaan Jedec (JED) -tiedostoksi.Ennen kuin malli siirretään laitteistoon, simulaatiot suoritetaan ohjelmistossa varmistaakseen, että logiikkatoiminnot on tarkoitettu.Tämä simulaatiovaihe on tärkeä, koska se varmistaa, että suunnittelu täyttää suorituskykymääritelmät ja vähentää virheiden todennäköisyyttä toteutuksen aikana.
Lopuksi, muotoilu on ladattu PLD -laitteeseen.Tähän sisältyy JEDEC -tiedoston siirtäminen laitteistoon ohjelmoijalla, joka on erityisesti suunniteltu kirjoittamaan tiedosto PLD: iin, kuten proms, eePROMS, gals, cplds tai kavereihin.Ohjelmoijat muodostavat yhteyden tietokoneeseen rinnakkaisportin kautta ja lataavat mallin tarkasti laitteistoon.Tämä vaihe täydentää prosessia muuttamalla suunnittelun digitaalisesta mallista fyysiseksi, toimivaksi laitteeksi.
PLD -suunnitteluprosessi sisältää neljä päävaihetta: logiikkatoimintojen määritteleminen, sopivan HDL: n valitseminen, suunnittelun ohjelmointi ja simulointi sekä lopullisen suunnittelun lataaminen laitteistoon.Jokaisella vaiheella on rooli laitteen menestyksen ja luotettavuuden varmistamisessa.Kun työkalut ja menetelmät kehittyvät edelleen, PLD -mallit ovat muuttumassa joustavampia, tehokkaampia ja kykeneviä käsittelemään yhä monimutkaisempia sovelluksia.
Lähetä kysely, vastaamme heti.
30.12.2024
30.12.2024
18.04.8000 147757
18.04.2000 111931
18.04.1600 111349
18.04.0400 83718
01.01.1970 79506
01.01.1970 66877
01.01.1970 63010
01.01.1970 62964
01.01.1970 54081
01.01.1970 52103